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SC16C850
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NXP B.V. 2010. All rights reserved.
Product data sheet
Rev. 2 — 11 November 2010
40 of 55
NXP Semiconductors
SC16C850
2.5 to 3.3 V UART with 128-byte FIFOs and IrDA encoder/decoder
[1]
Applies to external clock, crystal oscillator max 24 MHz.
[2]
Maximum frequency =
[3]
1 k
Ω pull-up resistor on IRQ pin.
[4]
RCLK is an internal signal derived from Divisor Latch LSB (DLL) and Divisor Latch MSB (DLM) divisor latches.
Table 38.
Dynamic characteristics - Motorola or 68 mode
Tamb = 40 °C to +85 °C; tolerance of VDD ± 10 %; unless otherwise specified.
Symbol
Parameter
Conditions
VDD =2.5 V
VDD =3.3 V
Unit
Min
Max
Min
Max
tWH
pulse width HIGH
6
-
6
-
ns
tWL
pulse width LOW
6
-
6
-
ns
tw(clk)
clock pulse width
12.5
-
12.5
-
ns
fXTAL1
frequency on pin XTAL1
[1][2]
-80-80
MHz
tsu(A)
address set-up time
10
-
10
-
ns
th(A)
address hold time
15
-
15
-
ns
tsu(RWL-CSL)
set-up time from R/W LOW to CS LOW
10
-
10
-
ns
tsu(RWH-CSL)
set-up time from R/W HIGH to CS LOW
10
-
10
-
ns
tw(CS)
CS pulse width
25 pF load
50
-
20
-
ns
td(CS)
CS delay time
25 pF load
20
-
10
-
ns
td(CS-Q)
delay time from CS to data output
25 pF load
-
50
-
20
ns
tdis(CS-QZ)
disable time from CS to
high-impedance data output
25 pF load
-
20
-
20
ns
th(CS-RWH)
hold time from CS to R/W HIGH
10
-
10
-
ns
td(RW)
R/W delay time
10
-
10
-
ns
tsu(D-CSH)
set-up time from data input to CS HIGH
15
-
15
-
ns
th(CSH-D)
data input hold time after CS HIGH
15
-
15
-
ns
td(modem-IRQL) delay time from modem to IRQ LOW
[3]
-
40
-
30
ns
td(CS-IRQH)R
read delay time from CS to IRQ HIGH
[3]
-
40
-
30
ns
td(stop-IRQL)
delay time from stop to IRQ LOW
[4]
-1TRCLK
-1TRCLK s
td(CS-TX)W
write delay time from CS to TX
[4]
8TRCLK
24TRCLK
8TRCLK
24TRCLK s
td(start-IRQL)
delay time from start to IRQ LOW
[3][4]
-1TRCLK
-1TRCLK s
td(CS-IRQH)W
write delay time from CS to IRQ HIGH
[3]
-
55
-
45
ns
td(CS-Q)W
write delay time from CS to data output
-
40
-
33
ns
tw(RESET_N)
pulse width on pin RESET
10
-
10
-
ns
N
baud rate divisor
1
(216
1)
1
(216
1)
1
t
wclk
()
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